概要 - ダブル・ダーティー：同時的なLUTとアンダラー・チェーンの使用を可能にするFPGAアーキテクチャ

ダブル・ダーティー：同時的なLUTとアンダラー・チェーンの使用を可能にするFPGAアーキテクチャ

2025-07-15 20:25:41

{"Junius Pun","Xilai Dai","Grace Zgheib","Mahesh A. Iyer","Andrew Boutros","Vaughn Betz","Mohamed S. Abdelfattah"}

{cs.AR}

この論文では、Double Duty FPGAロジックブロックアーキテクチャを提案しています。このアーキテクチャは、同じALM内で加算器とLUTを同時に独立して使用することを可能にし、最小限のエリアオーバーヘッドと軽いクリティカルパス遅延で算術密度を大幅に向上させます。 この研究の動機は、現在のFPGAアーキテクチャの不効率さにあります。これらのアーキテクチャは、同じロジックブロック内で加算器とLUTの同時使用を制限しており、深いニューラルネットワーク（DNN）などの算術負荷の高いワークロードでのエリア最適化やリソースの利用を妨げています。 Double Dutyアーキテクチャは、以下の2つの主な変更をALMに導入することでこの成果を達成しています： 1. **AddMux**：マルチプレクサと追加のALM入力を追加し、入力がLUTをスキップして直接加算器チェーンに接続できるようにします。これにより、同じALM内で加算器とLUTの同時使用が可能になります。 2. **AddMuxクロスバー**：追加のALM入力を収容するために二重のローカルインターコネクトを導入しますが、ALMへの入力ピンの合計数は変更していません。 Double Dutyアーキテクチャには以下の2つのバリアントが提案されています： 1. **DD5**：同時5-LUTと加算器の使用をサポートします。 2. **DD6**：同時6-LUTと加算器の使用をサポートします。 論文では、Kratos、Koios、VTR Standardの3つのベンチマークスイートを使用してDouble Dutyアーキテクチャを評価しています。結果は以下の通りです： - **エリア-遅延プロダクト**：Double Dutyアーキテクチャは、ベースラインアーキテクチャに対して平均9.7%のエリア-遅延プロダクトの改善を実現します。 - **エリア節約**：Double Dutyアーキテクチャは、Kratosベンチマークスイートで最大21.6%のエリア節約を達成します。 - **ルーティング混雑**：密なパッキングによるルーティング混雑の増加は比較的低く、現代のFPGAルーティングファブリックの能力範囲内です。 さらに、2つのストレステストでは、Double Dutyアーキテクチャが高密度とリソース利用を達成する可能性を示しています。これらの結果は、Double DutyアーキテクチャがFPGAの算術効率とリソース利用を向上させるための有望な解決策であることを示しています。