Résumé - Double Duty : Architecture FPGA pour permettre l'utilisation concurrente de chaînes de LUT et d'additionneurs

Double Duty : Architecture FPGA pour permettre l'utilisation concurrente de chaînes de LUT et d'additionneurs

2025-07-15 20:25:41

{"Junius Pun","Xilai Dai","Grace Zgheib","Mahesh A. Iyer","Andrew Boutros","Vaughn Betz","Mohamed S. Abdelfattah"}

{cs.AR}

Ce document présente l'architecture de bloc logique FPGA à Double Fonction (Double Duty FPGA), qui permet l'utilisation simultanée et indépendante d'addateurs et de LUT (Look-Up Tables) dans le même ALM (Atomic Logic Module), améliorant significativement la densité arithmétique avec un surcoût minimal de surface et une incidence négligeable sur le délai critique. La motivation de ce travail est l'inefficacité des architectures FPGA actuelles, qui limitent l'utilisation simultanée d'addateurs et de LUT dans le même bloc logique. Cette limitation entrave les optimisations de surface et l'utilisation des ressources dans des charges de travail arithmétiques importantes telles que les réseaux neuronaux profonds (DNN). L'architecture Double Duty atteint cela en introduisant deux principales modifications aux ALM : 1. **AddMux** : Ajoute des multiplexeurs et des entrées supplémentaires ALM qui permettent aux entrées de contourner les LUT et de se connecter directement à la chaîne d'addateurs. Cela permet l'utilisation simultanée d'addateurs et de LUT dans le même ALM. 2. **AddMux Crossbar** : Introduit une interconnexion locale secondaire pour accueillir les entrées supplémentaires ALM, sans changer le nombre total de broches d'entrée vers l'ALM. Deux variantes de l'architecture Double Duty sont proposées : 1. **DD5** : Soutient l'utilisation simultanée de 5 LUT et d'addateur. 2. **DD6** : Soutient l'utilisation simultanée de 6 LUT et d'addateur. Le document évalue l'architecture Double Duty à l'aide de trois suites de benchmarks : Kratos, Koios et VTR Standard. Les résultats montrent que : - **Produit surface-délai** : L'architecture Double Duty atteint une amélioration moyenne de 9,7 % dans le produit surface-délai par rapport à l'architecture de base. - **Économies de surface** : L'architecture Double Duty atteint des économies de surface allant jusqu'à 21,6 % dans la suite de benchmarks Kratos. - **Congestion de routing** : L'augmentation de la congestion de routing due au gain de densité est relativement faible et reste dans les capacités des fabricants modernes de broches d'entrée-sortie FPGA. De plus, deux tests de stress montrent le potentiel de l'architecture Double Duty pour atteindre une densité plus élevée et une utilisation des ressources plus efficace. Ces résultats montrent que l'architecture Double Duty est une solution prometteuse pour améliorer l'efficacité arithmétique et l'utilisation des ressources dans les FPGA.