Resumen - Doble Función: Arquitectura FPGA para Habilitar el Uso Concurrente de Cadenas de LUT y Sumadores

Doble Función: Arquitectura FPGA para Habilitar el Uso Concurrente de Cadenas de LUT y Sumadores

2025-07-15 20:25:41

{"Junius Pun","Xilai Dai","Grace Zgheib","Mahesh A. Iyer","Andrew Boutros","Vaughn Betz","Mohamed S. Abdelfattah"}

{cs.AR}

Este documento presenta la arquitectura de bloque lógico Double Duty FPGA, que permite el uso concurrente e independiente de sumadores y LUTs dentro del mismo ALM, mejorando significativamente la densidad aritmética con un mínimo overhead de área y un impacto insignificante en el retraso de la trayectoria crítica. La motivación para este trabajo es la ineficiencia de las arquitecturas FPGA actuales, que limitan el uso concurrente de sumadores y LUTs dentro del mismo bloque lógico. Esta limitación obstaculiza las optimizaciones de área y la utilización de recursos en tareas aritméticas intensas como las redes neuronales profundas (DNN). La arquitectura Double Duty logra esto introduciendo dos cambios principales en los ALM: 1. **AddMux**: Añade multiplexores e inputs adicionales al ALM que permiten a los inputs saltarse los LUTs y conectarse directamente a la cadena de sumadores. Esto permite el uso concurrente de sumadores y LUTs dentro del mismo ALM. 2. **AddMux Crossbar**: Introduce una interconexión local secundaria para albergar los inputs adicionales del ALM, sin cambiar el número total de pines de entrada al ALM. Se proponen dos variantes de la arquitectura Double Duty: 1. **DD5**: Soporta el uso concurrente de 5-LUT y sumador. 2. **DD6**: Soporta el uso concurrente de 6-LUT y sumador. El documento evalúa la arquitectura Double Duty utilizando tres conjuntos de pruebas de referencia: Kratos, Koios y VTR Standard. Los resultados demuestran que: - **Producto Área-Tiempo**: La arquitectura Double Duty alcanza una mejora promedio del 9,7% en el producto área-tiempo en comparación con la arquitectura de referencia. - **Ahorro de Área**: La arquitectura Double Duty alcanza hasta un ahorro del 21,6% en el conjunto de pruebas Kratos. - **Congestión de Ruteo**: El aumento en la congestión de ruteo debido al empaquetado más denso es relativamente bajo y dentro de las capacidades de las fábricas de ruteo FPGA modernas. Además, dos pruebas de estrés muestran el potencial de la arquitectura Double Duty para lograr una mayor densidad y utilización de recursos. Estos resultados demuestran que la arquitectura Double Duty es una solución prometedora para mejorar la eficiencia aritmética y la utilización de recursos en los FPGA.