Zusammenfassung - Doppelte Aufgabe: FPGA-Architektur zur Enable Concurrent LUT and Adder Chain Usage

Doppelte Aufgabe: FPGA-Architektur zur Enable Concurrent LUT and Adder Chain Usage

2025-07-15 20:25:41

{"Junius Pun","Xilai Dai","Grace Zgheib","Mahesh A. Iyer","Andrew Boutros","Vaughn Betz","Mohamed S. Abdelfattah"}

{cs.AR}

Dieses Papier präsentiert die Double Duty FPGA-Logikblockarchitektur, die die gleichzeitig und unabhängige Nutzung von Addern und LUTs innerhalb desselben ALM ermöglicht, was die arithmetische Dichte erheblich verbessert, bei minimaler Flächenüberdeckung und einem vernachlässigbaren Einfluss auf die kritische Pfadverzögerung. Die Motivation für diese Arbeit ist die Ineffizienz aktueller FPGA-Architekturen, die die gleichzeitigige Nutzung von Addern und LUTs innerhalb desselben Logikblocks einschränken. Diese Einschränkung behindert Flächenoptimierungen und Ressourcennutzung in arithmetisch intensiven Lasten wie tiefen neuronalen Netzen (DNN). Die Double Duty-Architektur erreicht dies durch die Einführung von zwei Hauptänderungen in die ALMs: 1. **AddMux**: Fügt Multiplexer und zusätzliche ALM-Eingänge hinzu, die es erlauben, Eingaben die LUTs zu umgehen und direkt an die Adderkette anzuschließen. Dies ermöglicht die gleichzeitigige Nutzung von Addern und LUTs innerhalb desselben ALM. 2. **AddMux Crossbar**: Introduziert eine sekundäre lokale Verbindungsstelle, um die zusätzlichen ALM-Eingänge unter Beibehaltung der Gesamzahl der Eingangspins des ALM zu berücksichtigen. Zwei Varianten der Double Duty-Architektur werden vorgeschlagen: 1. **DD5**: Unterstützt die gleichzeitigige Nutzung von 5-LUT und Adder. 2. **DD6**: Unterstützt die gleichzeitigige Nutzung von 6-LUT und Adder. Das Papier bewertet die Double Duty-Architektur mithilfe dreier Benchmark-Suites: Kratos, Koios und VTR Standard. Die Ergebnisse zeigen, dass: - **Flächen-Delay-Produkt**: Die Double Duty-Architektur erreicht gegenüber der Baseline-Architektur einen durchschnittlichen Verbesserung von 9,7 % im Flächen-Delay-Produkt. - **Flächenersparnis**: Die Double Duty-Architektur erreicht bei der Benchmark-Suite Kratos bis zu 21,6 % Flächenersparnis. - **Routing-Konflikte**: Der Anstieg der Routing-Konflikte durch dichtere Packung ist relativ gering und liegt im Bereich der Fähigkeiten moderner FPGA-Routingsysteme. Darüber hinaus zeigen zwei Stress-Tests das Potenzial der Double Duty-Architektur bei der Erreichung höherer Dichte und Ressourcennutzung. Diese Ergebnisse demonstrate, dass die Double Duty-Architektur eine vielversprechende Lösung für die Verbesserung der arithmetischen Effizienz und Ressourcennutzung in FPGAs darstellt.